QDR与DDR SRAM

由CYPRESS、瑞萨、IDT、NEC和三星公司组成的QDR协会开发出了QDR SRAM，旨在通过把性能提升为原先的4倍来满足那些不仅需要标准ZBT(零总线转向时间)或NoBL(无总线延迟)SRAM的低延迟和满周期利用率，而且还需要大幅度提高工作频率的系统对带宽的要求。
 

QDR SRAM具有单独的读和写端口，它们在每个数据引脚上以双倍数据速率彼此独立地工作，从而在一个时钟周期中传输4个数据字，4倍数据速率因此而得名。采用分离的读/写端口完全消除了SRAM与存储控制器之间发生总线争用的可能性，而这却是传统的公用I/O器件需要解决的问题。QDRII SRAM具有被称为回波时钟的源同步时钟，它们与数据输出一道生成。QDR SRAM采用了HSTL(高速收发器逻辑)I/O标准，以便实现高速操作。
 

QDR SRAM面向那些需要在读和写操作之间进行转换的应用，而DDR SRAM则主要面向需要进行数据流式处理(例如，先进行16项读操作，然后再执行16项写操作)的应用，此时读和写操作之间的近期平衡为100%的读操作或100%的写操作。
 

在这种情况下，有一根QDR SRAM总线在50%的时间里未被使用。其它的总线可能具有不平衡的近期读/写比例。后面这两种情况是促使人们进行DDR公用I/O SRAM开发的主要原因，在这种器件中，输入和输出数据共用同一根总线。在从读操作向写操作转换的过程中，需要总线转向周期，并减小了可用带宽。然而对某些系统而言，这将产生优于QDR架构的平均总线利用率。控制信号极少，而且与QDR器件控制信号稍有不同。